Bring AI into IC design. Let the tools be the judge.
把 AI 帶進 IC 設計，讓工具當裁判。
Website · 中文網站 · Results · 成果 · boss@rtloop.com
We help chip teams adopt AI without trusting it blindly. In our verification loop, a low-cost model writes RTL one module at a time, and simulation, structural checks and synthesis decide what passes.
我們協助 IC 設計團隊導入 AI，但不盲目相信 AI：低成本模型一次只寫一個模組，由模擬、結構檢查與合成決定能不能通過。
| 10/10 | 5-stage RV32I pipeline runs passed, every module written by a low-cost model · RV32I 5 級管線 10 次全數通過 |
| $0.0081 | model API cost per passing run · 每次成功的模型 API 費用 |
| 97% | of our reference RTL's Fmax, pre-placement estimate · 達參考 RTL Fmax 的 97%（未佈局繞線估計） |
| 3 blocks to GDS | SPI, AES-128 / APB and SHA-256 / APB on SkyWater SKY130, 17/17 checks, human-led runs · 3 個模組完成到 GDS（人主導） |
Services · 服務 — AI adoption consulting for IC design teams, and turnkey RTL blocks delivered with evidence. IC 設計 AI 導入顧問，以及附完整驗證證據的委託開發。
Team · 團隊 — Founded in Taiwan on June 5, 2026. Our 10 members include graduate students in IC design and AI from NTUST (Electrical Engineering, and Computer Science and Information Engineering). 2026 年 6 月 5 日於台灣成立，成員包括國立臺灣科技大學電機工程系與資訊工程系的研究生。
Developed since August 2026 in a private repository (813 commits and 68 dated result reports by October 2); public results are in RTLoop-ai/rtloop. 自 2026 年 8 月起於私有 repo 開發，公開成果請見 RTLoop-ai/rtloop。
